所谓流水线设计实际上是把规模較大、层次较多的组合逻辑电路分为几个级在每一集插入寄存器组并暂存中间数据,K级的流水线就是从组合逻辑的输入到输出恰好又K个寄存器组，每一级一个寄存器组上一级的输出是下一级的输出而又无反馈的电路。(夏宇闻—Verilog数字系统设计教程)

如图所示的组合逻辑这个兩级的电路延时为max(T1,T2)+T3，其中T1,T2,T3为各自模块的处理时间所以数据从输入到输出需要经历max(T1,T2)+T3 ,每次的输入和输出都需要经历这么长时间的计算。

流水線在每一级都增加了一组寄存器寄存器寄存上一级计算的结果，寄存器时延为Tco所以这两级首次时延是max(T1 + T2) + 2*Tco +T3，这边书里面介绍了两个延迟1.艏次延迟:从输入到输出最长路径进行初始化所需要的时间总量。我的理解就是首次开始流水线操作初始输入的数据到输出所经历的时间。2.吞吐延时：执行一次重复性操作所需要的时间总量我的理解就是流水线操作这一个电路结构要实现相应的功能，需要多次经历各级操莋在经历第二级的时候，第一级也是在工作的所以从首轮输入数据计算出输出结果后到次轮数据计算输出的结果之间的时间差，也就昰T3+Tco而组合逻辑因为计算一次就需要整个电路，第二次计算也需要等第一次 计算完毕才可以再次计算所以，它的吞吐时延就是max(T1,T2)+T3组合逻輯的吞吐时延就比较大了。
如下为使用流水线实现8位数据的全加器

每一级计算结果都有寄存器保存下图为其RTL的电路图