博客访问： 441891
博文数量： 139
博客积分： 5011
博客等级： 大校
技术积分： 1426
注册时间：
IT168企业级官微
微信号：IT168qiye
系统架构师大会
微信号：SACC2013
1 1///“”2CPUCPUPCBEMCEMI
(moat), (returning current path)2. , , loop gainphase, , ground guard traces ,
, 3. EMIEMIferrite bead,
ferrite bead,
2(output impedance)(topology)(termination)()(side-by-side)(over-under)side-by-side
3pcb1GHz5050100 (conductor loss), (skin effect), dielectric loss(transmission line effect), , , (voltage divider) , ,
(differential impedance),
, , (signal integrity)(timing delay)
2(Z11 - Z12), , Z11, Z12,
, 100, 50 ,
, , (moat)
dual stripline
6 (p4)layour(cpu? (transmission line effect)(reflection)(signal integrity)(flight time)(timing)P4(common clocksource synchronous)timing margin
"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"
"Methodology for Determining Topology and Routing Guideline"
?((via or DIP pin))(edge rate)()
8PCB?,? PCBPCB(GHz)FR-4GHzdielectric loss(dielectric constant)(Crosstalk) ground guard/shunt traces
9PCBmechanicalkeepoutlayer,topoverlay, bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer EDAMechnical: Keepoutlayer: (via) Topoverlay: Bottomoverlay: Toppaste: Bottompaste: Topsolder:
Bottomsolder: Drillguide: Drilldrawing: Multilayer:
10PCBPCBABA (Kirchoff current law)()11123 1.
&& a.(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] WTHErPCB(dielectric constant)0.1<(W/H)<2.01<(Er)<15&& b.(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} HW/H<0.35T/H<0.25
2.(termination): a.(source driver) b.(power consumption) c.
3.(coupling)flux cancellation(noise immunity)
12 PCBPCBGHz40PC(Server)400MHz (Rambus) (blind/buried vias)mircroviasbuild-up
&1.Howard W. Johnson“High-Speed Digital Design –Handbook of Black Magic”2.Stephen H. Hall“High-Speed Digital System Design”3.Brian Yang“Digital Signal Integrity”
13. answer: PCB(Flexible Printed Circuit)GerberFPCPCB(via)”FPC”14. PCB:,,PCB, (ABUS,DBUS,CBUS),,., ,,,,,,,,, .Protel98,,answer:PCB(Crosstalk) (pre- simulation)EDAExpedition
15. PCBPCBPCB LAYOUTDESIGN GUIDE/LAYOUT GUIDELINEGUIDE/PCBanswer: chassis ground(returning current)PCBchassis groundguidelineGuidelineguidelinePCBguideline
16DEBUGDEBUG1.2.(non-monotonic)3.reset(cycle)bus protocoldebug
17PCB? PCB,PROTEL99PCB.,?Protel(timing)(topology)(strobe)skewground guard traces18lvds lvds 1.2. (timing)()(swing amplitude)(time interval)3.(common mode)(signal integrity)
19 PCB>100MHzPCB?PCB(crosstalk interference)(timing)(signal integrity)1.2.3.4.5.(blind/buried via)PCB
20LCLCRC; LCRC(reactance)RCRCLC(ripple noise)ESR/ESLLC(switching regulation power)LC(pole/zero)(negative feedback control)
21. /PCB// PCB//PCB//(return current path)
22EMCEMCEMC PCBEMCferrite beadchokeEMCPCB1(slew rate) 23(return current path) 45chassis ground6ground guard/shunt tracesguard/shunt traces720HH
GSMPCB? PCBRFRF 1RFRFRF2(blind/buried via)3RF ground guard trace4 5(return current path)
24pcbPCB1PCB2(via)34DRC (Design Rule Check)()
25PCBEMCEMIPCBEMCEMIEMCEMICADENCEEMI/EMC(radiated)(conducted). (>30MHz)(<30MHz). .EMI/EMC, PCB, , , , , . , , (slew rate), (decoupling/bypass). , (loop impedance). . , PCB(chassis ground)
26PCBPCBPCBIBISIBISPCB(microstrip)(stripline/double stripline)()PCBterminators()IBISIBISI/O bufferSPICE ()SPICESPICEIBISAIBIS
27 PCBPCBEDAEDAINNOVEDA
PADS 70%CadenceMentor
28/RF/RF0RF1RF2,3
&PCBPCBPCB& &&&&& && &&&& PCBPCB&&& 1&& &&&&PCB&&& &&&&&& 1& 20.20.3mm,0.050.07mm,1.22.5&mm& PCB,&()& 3,& 2&& &&&& PCB& &&&&& PCBPCBPCBPCB& 3&& &&&& & 4&& &&&&①②heat&shieldThermal&
&&& CAD& &&&&0.1(2.54mm),0.1(2.54&mm)0.10.050.0250.02& 6&DRC& &&&&& 1& 2PCB& 3& 4& 5PCB& 6& 7PCB& 8&
&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& A.& ★Protel99se,Protel2004& &&&&ftp,soft,pub/eda&
B.Protel★Word& &&&&tools->preferences->Graphical&Editing,Add&Template&to&Clipboard,& & ★milmm& &&&&View->Toggle&UnitQ& ★DDB& &&&&"File"& &&&&preference-->create&backup&files& &&&&design&utilities-->perform&compact&after&closing& ★SCHPCBPDF& &&&&Acrobat&Distilleracrobat&5.0Protel& &&acrobat&Distiller& ★ProtelDRC(Design&Rules&Check& &&&&Design->rules& &&&&*&Clearance&Constraint:>12&mil& & &&&&*&Routing&Via&Style:hole&size& 8mildiameter&hole&size10mil&& &&&&*&Width&Constraint:>10mil&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& C.&& Protel& &&&Protel&DOS&Schematic&Libraries.ddb,Miscellaneous&Devices.ddb(& schlib)Advpcb.ddb,Transistors.ddb,General&IC.ddb(PCBlib)
“*”ftp& & &&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& &&&&&&&&&&&&&&&&&&&&& &&&&&&&&&&&&&&&&&&&&axial0.3/axial0.4&&&&&&&& &&&&&&&&&&&&&&&&&&&&&&&&&&RAD0.1/&RAD0.2&&&&&&&&&&& &&&&&&&&&&&&&&&&&&&&&&&&(RB.2/.4)&&&&&&&&&&&&&&&20& &&&&&&&&&&&&&&&&&&&&TO-92A/B&&&&&&&&&&&&&&& SOT-23&&&&&&&&&&&&&&& ()&&&&&&&&&&T0-220&&&&&&&&&&&&&&&&&&& &&&&&&&&&&&&&&&&&&&&DIODE-0.4&&&&&&&&&&&&&&&& IC&&&&&&&&&&&&&&&&&&&&&&&&&&DIPxx&&&&&&&&&&&&&&&&&&&SO-xx&&&&&xx& &&&&&&&&&&&&&&&&&&&&&&&&DIP14(,10)& IC&&&&&&&&&&&&&&&&&&&&&&&&,datasheet& &&&&&&&&&&&&&&&&&&&&&&&&&&SIPxx/IDCxx,DB9/DB25(male/female)& &&&&&&&&&&& :*/& &&&&&*PCB1:1& &&&&&*& D.&& SCHPCB(Protel)& &&schdesign-->updatepcb,“Preview&Change”& & &Only&show&Errors& &&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& 1.footprint&not&found&&&&&&&&&&&& &&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&PCB& &&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& 2.node&not&found&&&&&&&&&&&&&&&&“footprint&not&found”&& PCBlib,node& 3.Duplicate&sheet&number&&&&&&&&degisn-options-organization,& E.:& “-”& & &&&&& &&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
&&&F.:& CMOSTTL&&&&&& 3.3V--->5V&&&&&&(datasheet!)& 5V--->3.3V&&&&&&74LVT245/74LVT16245& 5V3.3V&&&&&&74LVC4245/74LVC16245& ECL-->TTL&&&&&&&MC10125& TTL-->ECL&&&&&&&MC10124& G.& :& &&&&&&&&&& 0&&1&&2&&3&&4&&5&&6&&7&&8&&9& ,()& (10^n)& & :&“”510& :& ,pf& ,0):& :“332”3300&pf&&&&& &“471”470pf&&&&&& &“47”47pF&
pcb 布线问题（二）
阅读(6927) | 评论(1) | 转发(1) |
相关热门文章
给主人留下些什么吧！~~
topoverlay和bottomoverlay 分别为顶层和底层丝印层
请登录后评论。403 Forbidden
403 Forbidden捷配欢迎您!
微信扫一扫关注我们
当前位置：&>>&&>>&&>>&差分信号PCB布局布线时的几个常见误区
&&& 误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。虽然差分电路对于类似地弹以及其它可能存在于和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路。
&&& 在PCB 电路设计中，一般差分走线之间的耦合较小，往往只占10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路。尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加EMI，要尽量避免。也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成EMI 辐射，这种做法弊大于利。
&&& 所以要保持PCB地线层返回路径宽而短。尽量不要跨岛（跨过相邻电源或地层的分隔区域。）比如设计中的USB和SATA及PCI-EXPR等最好不要有跨岛的做法。保证这些信号的下面是个完整地平面或电源平面。
&&& 误区二：认为保持等间距比匹配线长更重要。在实际的PCB 布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行，其实间距不等造成的影响是微乎其微的，相比较而言，线长不匹配对时序的影响要大得多。再从理论分析来看，间距不一致虽然会导致差分阻抗发生变化，但因为差分对之间的耦合本身就不显着，所以阻抗变化范围也是很小的，通常在10%以内，只相当于一个过孔造成的反射，这对信号传输不会造成明显的影响。而线长一旦不匹配，除了时序上会发生偏移，还给差分信号中引入了共模的成分，降低信号的质量，增加了EMI。
&&& 可以这么说，PCB 差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。同时为了弥补阻抗的匹配可以采用接收端差分线对之间加一匹配。 其值应等于差分阻抗的值。这样信号品质会好些。
&&& 所以建议如下两点：
&&& （A）使用终端电阻实现对差分传输线的最大匹配，阻值一般在90～130Ω之间，系统也需要此终端电阻来产生正常工作的差分电压；
&&& （B）最好使用精度１～2%的表面贴电阻跨接在差分线上，必要时也可使用两个阻值各为50Ω的电阻，并在中间通过一个接地，以滤去共模噪声。
&&& 通常对于差分信号的CLOCK等要求等长的匹配要求是+/-10mils之内。
&&& 误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的，如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI 的目的了。如何才能保证差分走线具有良好的隔离和屏蔽呢？增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4 倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的（10G 以上）IC 封装PCB 设计中经常会用采用，被称为CPW 结构，可以保证严格的差分阻抗控制（2Z0）。
&&& 差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。在一般频率（GHz 以下），EMI也不会是很严重的问题，实验表明，相距500Mils 的差分走线，在3 米之外的辐射能量衰减已经达到60dB，足以满足FCC 的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。
该文章仅供学习参考使用，版权归作者所有。
因本网站内容较多，未能及时联系上的作者，请按本网站显示的方式与我们联系。
【】【】【】【】
上一篇：下一篇：
本文已有(0)篇评论
发表技术资料评论，请使用文明用语
字符数不能超过255
暂且没有评论!
12345678910
12345678910
12345678910
在PFC开关电源当中，开关稳压电源是非常重要的一个组成部分。PFC当中的开关稳压电源功能和普通的开关稳压电源的区别并不巨大，只是在供电上有所区别。普通的开关稳压电源需要220V整流供电，而PFC稳压开关电源是由B＋PFC供电。本文就将针对PFC电源进行简单的介绍。整流以后不加...[][][][][][][][][][]
IC热门型号
IC现货型号
推荐电子百科}