同一时序路径会不会同时违反建立时间和保持时间啊
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同一时序路径会不会同时违反建立时间和保持时间啊
请大神指教。保持时间到底是什么原因造成的
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derate noise等原因
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比較常出現這樣的問題會在advanced node,
不同corner間cell delay的差異, 造成high performance design無法同時滿足時序需求
Physical Design Eng.
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理论上是可以出现的。
从两个角度考虑
1. 无限提高时钟频率
2. 无限增大derate
就可以得到了
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比较少，但是也有可能出现 ，这种timing最难修复了
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这种违例如何修呢？
我能想到的就是 修setup，可以利用pipeline；hold违例可能是由于cts做的不够理想，重新做一下cts，将skew降下来！
不知道还有什么办法吗
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useful skew可以用下
先保hold time吧， setup time再调调tree看看
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先看看 有没有 noise ，如果有的先 fix
thinking every day
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sdc正常的情况不可能这样把。那你怎么修，不改sdc，怎么修都修不干净
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