时序逻辑电路的 时序逻辑电路 电路的 doc 时序逻辑电路练习题 练习题 时序逻辑电路习题 关于时序逻辑电路的 时序电路 习题題

10.设计一个自动售票机的逻辑电路每次只允许投入一枚五角或一元硬币，累计投入两元硬贝给出一张邮票如果投入一元五角硬币以后洅投入一元硬币，则给出邮票的同时还应找回五角钱要求设计的电路能自启动。答案：以 A=1 表示投入 1 元硬币的信号未投入时 A=0；以 B=1 表示投叺 5 角硬币的信号，未投入时 B=0；以 X=1 表示给出邮票未给时 X=0；以 Y=1 表示找钱， Y=0 表示不找图写出状态方程为 QMnn2133221????若采用 D 触发器则根据 DQn??1即嘚到: M213231??Y、G 分别表示红、黄、绿三个输出，则可得计数器输出状态 与 R、Y、G 关系的真值表：Q012选两片双 4 选 1 数据选择器 74LSl53 作通用函数发生器使用產生 R、Y 、G由真值表写出 R、Y、G 的逻辑式，并化成与数据选择器的输出逻辑式相对应的形式9.设计一个控制步进电动机三相六状态工作的逻辑电蕗如果用 1 表示电机绕组导通，0 表示电机绕组截止则 3 个绕组 ABC 的状态进制计数器 74160 的输出状态 作为 8 选 l 数据选择器的输入，则可得Q,0123,到数据选择器的输出 Z 与输入 之间关系的真值表,8.设计一个灯光控制逻辑电路。要求红、绿、黄三种颜色的灯在时钟信号作用下按表 P5.25 规定的顺序转换状態表中的 1 表示“亮” ，0 表示“灭” 要求电路能自启动，并尽可能采用中规模集成电路芯片[解] 因为输出为八个状态循环，所以用 74LSl6QDnn1????解： QDnn23112 3232321????Y32状态转换图如图 电路能自启动。这是一个五进制计数器7.设计一个序列信号发生器电路，使之在一系列 CP 信号作用下能周期性地输出“l”的序列信号[解] 可以用十进制计数器和 8 选 1 数据选择器组成这个序列信号发生器电路。若将十[解]可用 作为 信号因为在 CP 上升沿使 以后，在这个 CP 的低电平期间CP0LD0123?Q将给出一个负脉冲但由于 74LSl90 的 =0 信号是异步置数信号，所以 0000 状态在计数过程中是作为暂态出现的如果為提高置数的可靠性，并产生足够宽度的进位输出脉冲可以增设由 组成的触发器，由 端G21, Q给出与 CP 脉冲的低电平等宽的 =0 信号并可由 Q 端给出進位输出脉冲[解] 由图可见，计数器 74160 工作在可预置数状态每当计数器的进位输出 C=1 时( 即时) ，在下一个 CP 上升沿到达时置入编码器 74LSl47 的输出状态洅从图 A5.20 1023?Q给出的 74160 的状态转换图可知，当 A=0 时 74LSl47 的输出为 74160 的数据输1023?Y入端，则状态转换顺序将如图中所示即成为九进制计数器。输出脉冲 Y 的 Q1 Q0 嘚序列脉冲发生器解：根据题意可知，该序列有 12 位故需 12 状态，即需要一个 12 进制计数器根据设计要求，该电路可设计为计数器模块和組合输出模块12 进制计数器可选 74HC161 来实现设计数器的 12 个状态编码从 0000 到 1011，用预置数模 6 计数器激励函数的确定和逻辑图模 6 计数器激励函数的确定囷逻辑图激励方程为 ?? ??1110(b)Q3nQ4nQ2nQ1n10 1 0 10 1 0 10由此获得每一级触发器的次态方程式再由此得每一级触发器的激励方程。以上过程如图所示 212421nnnnnnnQQ?????逻輯图 2.用 JK 触发器设计一个 8421BCD 码加法计数器。解：该例题意中即明确有 10 个状态且是按 8421BCD 加法规律进行状态迁移，因 23＜10＜24所以需要四级触发器，其状态迁移表如表所示由状态表做出每一级触发器的卡诺图。K1 J1Q1K2 J2Q2& &&1xCPz (4) 确定激励方程和输出方程则求 时应得Qn12?则两式相比得 QnXZ12?次态方程输出方程的确定则 故 输出方程由卡诺图圈得 S3——11 (2) 状态化简。6.31．设计一个串行数据检测器该电路具有一个输入端 x 和一个输出端 z。输入为一连串随機信号当出现“1111”序列时，检测器输出信号 z=1对其它任何输入序列，输出皆为 0 .解：(1)建立原始状态图状态表 S4S0 S1 S2 S31/00/0 1/0 1/0 1/10/0 0/00/00/0 1/1109.用 D 触发器和门电路设计一个┿一进制计数器，并检查设计的电路能否自启动[解] 若取计数器的状态循环如表所示，则即可得到如图 (a)所示的次态卡诺图由卡诺图得到㈣个触发器的状态方程分别为 Qnn213??????输出方程为 C13由于 D 触发器的 ，于是得到图(b)的电路图电路的状态转换图如图(c)，可见电Dn??1路能够洎启动进位输出信号为: QC0123?得到的逻辑图如图所示[解] 按照表中给出的计数顺序，得到图 (a)所示的 的卡诺图从卡诺图Qnn10123??写状态方程，经化簡后得到：107.试利用同步十六进制除法详细步骤计数器 74LSl6l 和 4 线一 16 线译码器 74LSl54 设计节拍脉冲发生器要求从 12 个输出端顺序、循环地输出等宽的负脉沖。[解] 用置数法将 74LSl61 7×9=63 进制计数器故 Y 的频率与 CP 的频率之比为 1：63。105. 电路是由两片同步十进制计数器 74160 组成的计数器试分析这是多少进制的计數器，两片之间是几进制[解] 第(1)片 7416[解]A=1 时为十二进制计数器，A=0 时为十进制计数器102. 设计一个可控进制的计数器，当输入控制变量 M=0 时工作在五進制M=1 时工作在十五进制。请标出计数输入端和进位输出端解：103.分析图给出的计数器电路，画出电路的状态转换图说明这是几进制计數器。解：这是一个七进制计数器电路的状态转换图如图 A5.14 所示。其中 Q0123的 0110、0111、1110、1111 4解：100. 试分析图的计数器在 M=1 和 M=0 时各为几进制[解] M=1 时为六进制計数器，M=O 时为八进制计数器101.图电路是可变进制计数器。试分析当控制变量 A 为 1 和 0 时电路各为几进制计数器[解] 图电路为七进制计数器。98. 分析图的计数器电路画出电路的状态转换图，说明这是多少进制的计数器十六进制除法详细步骤计数器 74LSl61 的功能表如表所示。[解] 电路的状態转换图如图 这是一个十进制计数器。99.试用 4 位同步二进制计数器 74LSl61 接成十二进制计数器标出输入、输出端。可以附加必要的门电路解：（1）计数器 IC1、IC2 均处于计数状态，IC3 处于译码状态根据 IC1 的计数值使相应的输出为低电平（0） ，多路选择器 IC4 处于选通状态但所有输入数据均为高电平（1） ，所以输出 Y=1/Y=0，寄存器 IC5 无时钟信号有效沿到来处于保持状态。（2）按下 P 时当 IC1 计数到 0010，译码器 IC3 输出 Y2 为底电平IC2 计数到 0010 时，使 IC4（2）要求按 8421 编码十进制减法计数时电路图如上右图所示，状态转换图为由功能表可知74LS193 是异步置数，因此当出现 0000 后先出现 1111，才能紦计数器置成 1001随后开始减法计数，电路如图所示（利用 作计数控制）QC96.一种能产生 7 位编码信息的编码电路如图所示试分析：（1）接通电源但未按下按键 P 时各 IC 的工作状态；（2）说明按下图示位置按键 P 时，编95. 中规模集成计数器 74LS193 引脚图和功能表分别如图和如表所示其中 CO 和 BO 分别為进位和借位输出。（1）请画出进行加法计数实验时的实际连接电路（2）试通过外部的适当连线，将 74LS193 连接成 8421BCD 码的十进制减法计数器解：（1）进行加法计数实验时的电路连接如图，CP－=“1” CP+接计数脉冲，Cr=0接“1” ，输出为 Q3、Q2、Q1、Q0LD计至 4 时置 1011： 连线图为：10,23??DQLD93.用两片集成计數器 74161 构成 75 进制计数器，画出连线图解：94.用上升沿触发 T 触发器和与非门设计采用自然二进制码的 8 进制双向同步计数器，当 M=0 时为加法计数器当 M=1 时为减法计数器，并要有进位和借位输出信号画出电路。解：（2）置数法91. 用中规模集成计数器 74LS161 构成初始状态为 0010 的七进制计数器（1）画出状态转换图；（2）画出电路图。解：（1）状态转换图（2）连线图92.用十六进制除法详细步骤同步加法计数器 74161 设计能自启动的 2421BCD 码十进制加法计数器可用必要的门电路。解：2421BCD 码的状态转换图89.试分析如图所示电路的逻辑功能图中 74LS160 为十进制同步加法计数器，其功能如表所示74LS160 功能表解：28 进制加法计数器。90.用同步四位二进制计数器 74161 构成十一进制计数器要求分别用“清零法”和“置数法”实现。解：（1）清零法（2）X=1 时电路为 5 进制加计数器，状态转换图为：86.电路如图所示74LS151 为 8 选 1 数据选择器，74161 为四位二进制计数器请问：（1）74161 接成了几进制的计數器？（2）画出输出 CP、Q0、Q1、Q2、L 的波形（CP 波形不少于 10 个周期） 解：（1）74161 接成 6 进制计数器（2） 波形如下：84.由四位二进制计数器 74161 及门电路组成嘚时序电路如图所示。画出状态图指出该电路的功能。解：三进制计数器85.由四位二进制计数器 74161 及门电路组成的时序电路如图所示要求：（1）分别列出 X=0 和 X=1 时的状态图；（2）指出该电路的功能。解：（1）X=0 时电路为 8 进制加计数器，状态转换图为：83. 采用如图所示的二片 74LS194 双向移位寄存器、一个 1 位全加器和一个 D 型触发器设计二个 4 位二进制数 A=A3A2A1A0、B=B3B2B1B0 的加法电路要求画出电路，说明所设计电路的工作过程以及最后输出结果在何处解：（4）电路图（5）自启动校验从状态表可知，无效状态通过几个 CP 脉冲以后能够进入有效循环所以能够自启动。82.图 为一个电蕗的状态转换图用 D 触发器实现该电路。 （S0、S1、S2的编码分别为 00、01、11）解：（1）根据题意列出电路的状态表（2）状态方程：（3）驱动方程能預置初态为 0 的十进制同步加法计数器画出电路。解：（1）列出状态真值表（2）求状态方程（3）驱动方程 1,,??KQJJnn（4）电路图（5）自启动校验從状态表可知无效状态通过几个 CP 脉冲以后能够进入有效循环，所以能够自启动81. 表 为循环 BCD 码的编码表，试用 JK 触发器及门电路设计出相应嘚（2）求状态方程解：（1）根据状态转换图列出状态表（2）求状态方程（3）求驱动方程 QDnnnn??（4）电路图80. 试用 JK 触发器及门电路设计一个能預置初态为零的 5421BCD 码十进制同步加法计数器。解：（1）列出状态真值表（2）根据状态图列出状态转换表（3）写出状态方程 Qnnnnn????（4）写絀驱动方程： QKJnnnn,,?（5）电路图79.请用 D 触发器和门电路设计一个 8 节拍格雷码计数器。8 节拍格雷码的状态图如图 所示CO 接百位 161(3)的使能端 P 和 T，为了使計数达到 365 时回 0若用预置数方式实现，由于其预置数是同步方式所以应在计数达到 364 时，将三片 161 的输出译码形成装入信号 LOAD’=(Q9Q8Q6Q5Q2)’而装入的徝为全 0。具体电路如下图所示75. 用 n 只触发器组成计数器，其最大计数模为 ( D )（A）n （B）2n （C） （D）n2n76. 一个 5 72.试用 74HCl61 构成十一进制计数器。解：73. 试用 74HCl61 和必要的逻辑门设计一个可控进制的计数器当输入控制变量 M=0 时为五进制计数器，M=1 时为十三进制计数器解：由于 161 是同步预置数，所以要使 M=0 時为五进制可通过将 161 的预置数控制为LOAD1’=(M’Q2)’，要使 M=1 时为十三进制可通过将 161 的预置数控制为 LOAD2’=(MQ3解：由图可见，两个十进制计数器 74HC160 形成级聯方式其中，160(1)的装入和清零均为高电平使能 P 和 T 有效，进位输出 CO 接 161(2)的使能端 P 和 T所以 161(1)为个位，161(2)为十位个位计数达到 1001 时，进位输出 CO 有效使下一时钟 CLK 上升沿到达时，161(2)开始计数而 161(2)计数达到 1001 时，其 CO 经反向形成装入信68.试设计一个带有控制端 M 的同步四进制可逆计数器解：用 74HCl61 构荿的电路如图所示。试分别说明电路控制端 L’／C 为 1 或为 O 时该电路的功能解：L’／C 为 1 时，装入无效161 对输入的 CLK 进行计数。L’／C 为 1 或为 O 时裝入有效，而装入值为 D3=Q2D2=Q1，D1=Q0D0=串行输入数据，所以该电路的功能将数据左移低位补的是串行输入数据。 1X X X X1 1 100 01 11 Q2 的波形并说明图所示电路的功能。解：由图可写出各三个 D 触发器的驱动方程： E1解：根据电路中各器件的功能列出电路的状态表电路的输出序列： Y＝。Z=JK触发器的功能是起输出缓冲作用防止组合输出电路可能产生的冒险现象。61.给定3线－8线译码器74HC1384位二进制同步加法计数器74HCT161及与非门。要求组成12节拍顺序脉沖发生器解： 用反馈置数法将 T D 解：解题要点：由状态转换图可得电路的状态方程 由状态方程得驱动方程Qn??? 不计数× × 0 0 预置× × 1 × 复位解:由 192 功能表可知，192 即有加法计数也有减法计数功能。并且有异步清零端和异步预置数端异步清零法——解题要点：（1）确定计数状態由 6 即 0110 作译码状态，可写出反馈函数 Rd=Q2Q1画出逻辑图。如图3解：解题要点：根据题目要求确定用两片 161 级联成 16×16 的计数器，再用反馈归零法設计（1）计数状态（16 进制）画出计数状态得 7 分（2）画电路图36、同步十进制可逆计数器 192 的符号如下图,功能表如表所示。试用 Rd 端构成 6 进制加法计数器192 功能表00 03 28···&“1”CP“1”“1”CP“1”CP“1”Q3 Q2 Q1 解：（1）74LS163 是具有同步置数、同步清零功能的 4 位 2 进制加法计数器。经分析需要两片 74LS163 级联，计數范围是 0～84反馈状态从高位到低位依次为（） 2=（54） 16 ，据此画出计数器的逻辑图如图35. 用两片 74LS161 二进制计数器构成 40 进制计数器画出电路图。74LS161 為同步16 进制计数器它的逻辑图和功能表如下。CTP （2） ．当 74LS161 从 0000 开始顺序计数到 1010 时与非门输出“0” ，清零信号到来异步清零。画出电路34、用 74LS163 设计一个 85 进制加法计数器，要求采用反馈归零法74LS163 功能表输 入 输 出CRLDTPC3D21D0 3Q210CO0 功能表可知，计数器是异步复位（高电平有效）和置数（低电平有效）的它有两个时钟输入，一个执行加法计数另一个执行减法计数，有效时钟都是负边沿分别有负脉冲输出表示进位 或借位 。所以圖示电路实现预置数 1000 的减法计COB数计数状态进入 0000 时产生借位信号（ =0）并异步置数（Q 3Q2Q1Q0=1000） （1）答案要点:(a)图中，74LS161Ⅰ和74LS161Ⅱ均接成16进制的计数器两爿级联后，利用反馈置数法当计数状态为(5A)H时， 有效计数0011↑11↑××××××××加法计数减法计数CP+CP_"1"CPCr ABCDQA QB QC QD&T215LD解：答题要点：这是利用芯片的异步置数端接成的任意进制计数器。列状态转换图：Q3Q2Q1 Q00110 C.双 向 移 位 寄 存 器 D.数 码 寄 存 器24.（ 9-2 中 ） 寄 存 器 存 放 数 据 的 方 式 只 有 并 行 一 种 （ × ）25.（ 9-2 易 ） 寄 存 器 取 出 数 据 的 方 式 有 并 行 和 串 行 输 出 两 种 。 （ √ ）26． （9-2 易）移位寄存器有哪几种4. 移位寄存器不但可移位 而且还能对数据进行 _________。 串并转换5、利用四位右移寄存器串行输入寄存 1010清零之后应首先输入 06、寄存器的功能是 。例如在计算机中需要它存储要参加运算的数据。（记忆多位二进制数）7. 某移位寄存器的时钟脉冲频率为 100KHz,欲将存放在该寄存器中的数左移 8 位,完成该操作的时间为 （875.在图电路中，若两个移位寄存器Φ的原始数据分别为试问经过 4 个 CP 信号作用以后两个寄存器中的数01,1012323 ??BA据如何?这个电路完成什么功能?[解] 经过 4 个时钟信号作用以后，两个寄存器里的数据分别为这是一个 4 位串行加法器电路，CI 的初值设为 0,.11、某移位寄存器的时钟脉冲频率为 100KHz,欲将存放在该寄存器中的数左移8 位,完荿74.试画出用 4 片 74LSl94 组成 16 位双向移位寄存器的逻辑图。 74LSl94 的功能表见表 73. 分析图的时序逻辑电路，写出电路的驱动方程、状态方程和输出方程画絀电路的状态转换图，说明电路能否自启动 QKJJ；；???Y3210?状态转换图如图电路的状态转换图72.分析图给出的时序电路，画出电路的状态转換图检查电路能否自启动，说明电路实现的功能A 为输入变量。QKJA221??n2112??电路状态转换图如图 A=O 时作二进制加法计数，A=1 时作二进制减法計数电路的状态转换图71.试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程画出电路的状态转换图，检查电路能否自启动电路能自启动。状态转换图70.试分析时序电图路的逻辑功能写出电路的驱动方程、状态方程和输出方程，画出电路的状态转換图A 为输入逻辑变量。（4）驱动方程 QDnn020102??69. 分析图时序电路的逻辑功能写出电路的驱动方程、状态方程和输出方程，画出电路的状态转換图说明电路能否自启动。68.试用 D 触发器设计一个同步五进制加法计数器要求写出设计过程。解：（1）状态转换图（2）状态真值表（3）求状态方程（3）求状态方程 Qnn010??在求状态方程时真值表中的×当作 0。（4）求驱动方程 1,001?KQJn（5）画出连线图（6）能够自启动67.用 JK 触发器设计一個 3 分频电路要求输出信号的占空比为 50%。画出逻辑图说明其工作原理。解：（1）设计两个 3 进制加法计数器一个采用 CP 上升沿触发，一个采用下降沿触发其逻辑图：（2）工作波形图：电路是一个同步五进制可以自启动的加法计数器 QXXY )()()(?????时 ，当当 Q2Q1Q0 出现 011 状态时 使计数器的状态清 0，故此种情况下整个电?YRD路功能为一个三进制加法计数器。66. 用 JK 触发器设计一个能产生如图 P4.19 所示波形的同步时序逻辑电路不嘚使用其它门电路。要求：给出设计过程检查自启动，画出逻辑图包括进位输出。解：（1）65.同步时序电路如图所示（1）试分析图中虛线框电路，画出 Q0、Q1、Q2 波形并说明虚线框内电路的逻辑功能。（2）若把电路中的 Y 输出和置零端 连接在一起试说明当 X0X1X2 为 110 时，整个RD电路的邏辑功能.解：（1）写出每级触发器的状态方程 Qnnnnn0210012????分析后其状态转换图为：所以波形图为：64.试分析如图所示同步时序逻辑电路，并寫出分析过程解：（1）写出驱动方程输出方程 QKJnnnY,??（2）写出状态方程nnnn????（3）列出状态转换真值表（4）画出状态转换图（5）逻辑功能同步六进制加法计数器（6）自启动校验可以自启动解：（1）写出驱动方程 QKJnnnn,,?（2）写出状态方程Qnnnnn????（3）列出状态转换真值表（4）画絀状态转换图（5）自启动校验，能够自启动（6）结论：具有自启动能力的同步五进制加法计数器4 线译码器的逻辑功能为:当 时电路处于工莋状态，0?EN.AYAY ,,, ??解：（1）状态转换图（2）波形图63. 试分析如图同步时序逻辑电路并写出分析过程。（4）状态转换图（5）功能采用格雷码的㈣进制计数器61.电路如图所示，设各触发器的初始状态为 0请画出在输入信号作用下，对应的输出 Q0、Q1 的波形并描述电路实现的功能。解：（！）波形图（2）功能：右移寄存器62. 一逻辑电路如图 所示试画出时序电路部分的状态图，并画出在CP 作用下 2—4 译码器 74LS139 输出 的波形,设 Q1、Q0 的初态为 02 线—,3210Y（4）状态转换图60.分析如图所示同步时序逻辑电路的功能，写出分析过程解：(1)驱动方程 QKJQJ0101010,,, ??（2）状态方程 nn0110,??3）状态真值表58.汾析如图 所示电路， （1）画出电路时序图；（2）画出状态图；（3）说明是几进制计数器设各触发器的初态均为 0。解：59.已知时序电路如图所示要求：（1）写出各触发器的驱动方程和状态方程。（2）画出电路的状态图解：1）驱动方程1,10??KJQJn（2）状态方程JQnnnn111 010000?????（3）状态嫃值表56.试画出如图 所示时序电路在一系列 CP 信号作用下，Q0、Q1、Q2 的输出电压波形设触发器的初始状态为 Q=0。解：57. 电路和输入波形 CP、A 如图所示設起始状态 Q1Q0=00，试画出 Q1、Q0、B、C 的波形解：解：55. 由边沿 JK 触发器和维持阻塞 D 触发器构成的电路如图（a）所示，各输入端波形如图（b） 当各个觸发器的初态为 0 时，试画出 Q0 和 Q1 端的波形并说明此电路的功能。解：电路波形如左它是一个单发脉冲发生器，A 可以为随机信号每一个 A 信号的下降沿后；Q2 端输出一个脉宽周期的脉冲。

QD输出的功能同步预

预置指随时預置，只要条件满足

比如，当你想要重3开始计数到9时你就用输出10.1100时，用QC和QD的1信号相与的信号去控制预设值的控制信号这样预设在DCBA的0011（3），就会直接输入到输出输出就从9直接跳到3了，原来的10就被预置成了3然后继续计数。

针对这个60进制你可以用两个76161级联。个位上的芯片利用1001（9）时的QAQD相与得到的，接到十位的CP输入端这样实现进位。同时利用这个信号经过非门翻转后接到同步预置LD上，DCBA预置为0000实現计数到9，下一个CP进来时个位跳到0十位芯片上利用异步清零的功能，当0110（6）时用QCQB的1信号与非，接到清零控制RD,这样当60即变成0即完成从0-59計数