Fpga动态配置锁相环可以改输入总线频率和时钟频率率么

你的位置：网站首页 >> 频道首页 >>计算机 >>Fpga动态配置锁相环可以改输入总线频率和时钟频率率么

点击联系发帖人 时间：2020-06-02 10:21

时钟频率

如果有75欧姆接口可以使用信号源如振荡器送一个信号，一般的FPGA开发板上都有晶振在FPGA内部使用锁相环就可以得到需要的频率了，如果需要比较个性的时钟可以换板上嘚晶振！

你对这个回答的评价是？

下载百度知道APP抢鲜体验

使用百度知道APP，立即抢鲜体验你的手机镜头里或许有别人想知道的答案。

}

没问题啊把锁相环的输出用在時序电路的敏感表里，就可以了实际上我们经常把振荡器输入的时钟用锁相环1：1的锁一下，整个形然后再用的。我们的项目里也是用鎖相环锁出更高频的时钟驱动内部电路的。

亲 我的意思是 锁相环的输入信号不是有外部信号输入 而是内部的从另一个模块中输出的

可以编译应该能通过，但是不太建议这么做因为内部产生的信号与时钟信号相比带载能力较弱，如果带动的电路太大可能会驱动不起来，使该部分的电路可靠性下降

}

FPGA时钟设置处理方法

clk会被设置成时鍾线优先设置（在FPGA内部有时钟的专属通道）

所以，在FPGA中时钟线不宜过多否者会造成资源浪费。

如果有两个时钟要使用一个是50M，另一個是100M那么采用以下编程方式

}