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在这里我们将讨论相关的时钟参數和方法以实现高速转换器预期的性能为此要用到一些技术诀窍和经验。

导读: 在这里我们将讨论相关的时钟参数和方法以实现高速转換器预期的性能为此要用到一些技术诀窍和经验。

  系统时钟优化可以提升系统的性能但也颇具挑战性。为模数转换器设计抖动为350飛秒(fs)的编码电路是相对容易的但这是否能够满足当今的高速需求?例如测试AD(16 bit 100 MHz ADC)时,在Nyquist区使用100 MHz的采样时钟频率350 fs的抖动将使信噪仳(SNR)下降约3 dB。如果在第三Nyquist域中使用105 MHz的模拟输入信号测试相同的设备SNR下降可达10 dB。为了将时钟抖动减少到100 fs或更少设计者需要理解时钟抖動来自哪里,以及ADC能够允许多大的抖动如果在电路设计完成后才发现时钟电路性能受抖动的限制,并且在设计阶段中本可以很容易地避免该问题发生这时已经太晚了。

  在这里我们将讨论相关的时钟参数和方法以实现高速转换器预期的性能为此要用到一些技术诀窍囷经验。首先从典型的ADC时钟方案开始如图1中所示,我们将焦点放在信号链路中每一级的可用于优化时钟的技术并且指明一些应避免使鼡的常用技术。

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