试了好哆次，都不行 每次我set top of ..某个模块时 端口就变成那个模块的 就是不能显示全部模块

多个模块放在一个工程中的设计如果你有些模块没有在顶層例化，系统是会自动不使用那些模块的没使用的模块，自然也就不能配置管脚

怎么一次性配置所有引脚？

不明白你的意思
如果你確实是 多个模块放在一个工程中，有些模块没有在顶层例化的话那些模块就没有被使用，是不能配置引脚的

顶层例化只能是一个吗 可鉯吧所有模块同时顶层吗 使用所有模块

一个工程只能有一个顶层模块，其它的可以被例化

晕这个每本教材都有的呀。就和C语言main函数调用其它函数类似（但毕竟是电路设计并不完全一样）我不好在这里抄操作步骤吧。
你用原理图HDL语言 或者它们的混合，要注意 操作细节有點差异

谢谢你的回复，我再上机操作试试

甭客气多练习是硬道理。

要一步一步生成图形添加到上一级文件，最后到顶层文件就可以编译出来了

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