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&&74LA138译码器,74LA151D数据选择器,multisim
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设余3码为ABCD，8421码为WXYZ，则WXYZ=ABCD+(1101)2。实现余3码到
8421码转换的电路如图2－26所示。
ABCD5421码
（2）设5421码为ABCD，8421码为WXYZ。由表2－7可见，当待转换的5421码≤(4)10时，8421码＝5421码＝5421码＋(0000)2，注意到此时5421码最高位A=0；当5421码≥(5)10时，8421码＝5421码－(3)10＝5421码＋(13)10＝5421码＋(1101)2，注意到此时5421码最高位A=1。所以，WXYZ=ABCD+AA0A。实现5421码到8421码转换的电路如图2－27所示。
（3）设2421码为ABCD，8421码为WXYZ。由表2－7可见，当待转换的2421码≤(4)10时，8421码＝2421码＝2421码＋(0000)2，注意到此时2421码最高位A=0；当2421码≥(5)10时，8421码＝2421码－(6)10＝5421码＋(10)10＝5421码＋(1010)2，注意到此时2421码最高位A=1。所以，WXYZ=ABCD+A0A0。实现2421码到8421码转换的电路如图2－28所示。
ABCD8421码
用一片4位全加器7483和尽量少的逻辑门，分别实现下列BCD码转换电路。 （1） 8421码到5421码的转换。 （2） 5421码到余3码的转换。 （3） 余3码到5421码的转换。
（1）设8421码为ABCD，5421码为WXYZ。由表2－7可见，当待转换的8421码≤(4)10时，5421码＝8421码＝8421码＋(0000)2；当8421码≥(5)10时，5421码＝8421码＋(3)10＝8421码＋(0011)2。
首先，应该设计一个判别输入8421码是否大于4的电路，以便确定是否需要加3，这就是一个四舍五入电路，设该电路的输入是8421码，用ABCD表示，输出是F，F=0表示四舍，F=1表示五入，对于ABCD＝这六组非法取值，F=Φ。采用卡诺图化简法，可以求出F的最简与或式为F=A+BC+BD。
当F=0时，编码转换电路应该加0；当F=1时，编码转换电路应该加3。观察0和3的二进制值，可以将加数统一表示为二进制数(00FF)2。所以，WXYZ=ABCD+00FF。实现8421码到5421码转换的电路如图2－29所示。
（2）设5421码为ABCD，余3码为WXYZ。由表2－7可见，当待转换的5421码≤(4)10时，余3码＝5421码＋(3)10＝5421码＋(0011)2；当5421码≥(5)10时，余3码＝5421码＝5421码＋(0000)2。
由5421码编码表可以发现，这道题不必专门设计5421码是否大于4的判别电路，
输入5421码的最高位A就可以作为加0还是加3的判别标志。
当A=0时，应该加3；当A=1时，应该加0。所以，加数应该统一表示为2，
WXYZ?ABCD?。实现5421码到余3码转换的电路如图2－30所示。
（3）设余3码为ABCD，5421码为WXYZ。由表2－7可见，当待转换的余3码≤(4)10
时，5421码＝余3码－(3)10＝余3码＋(13)10＝余3码＋(1101)2；当余3码≥(5)10时，5421码＝余3码＝余3码＋(0000)2。
显然，输入余3码的最高位A就可以作为加13还是加0的判别标志。
当A=0时，应该加13；当A=1时，应该加0。所以，加数可以统一表示为2，
。实现余3码到5421码转换的电路如图2－31所示。
试用4位全加器7483和4位比较器7485实现一位8421BCD码全加器。 解
采用4位二进制数全加器芯片实现8421BCD码加法运算的关键是两者进位时刻不同，4位二进制加法器逢十六进一；而8421BCD码加法器则是逢十进一。采用7483进行8421码加法运算时，必须在和大于9时，进行加6校正。
如何产生校正信号是设计难点，该问题在教材中有详细叙述。主教材例2－6采用逻辑门设计校正电路，本题则采用集成比较器7485完成同样功能。参见教材表2－16，用7483对两个8421码求和时，当7483的进位C4＝1，或7483的和输出S3S2S1S0&(9)10时，应该对结果进行加6校正。本题用一片4位比较器7485判别7483的和输出是否大于(9)10，大于时执行加6校正。另外，7483进位输出C4=1时也要执行加6校正。
完整电路如图2－32所示，7483（1）用于两个8421码相加，7485和或门产生校正信号，7483（2）实现校正操作，需要校正时，加6；不需要校正时，加0。
试用4位全加器7483实现一位余3 BCD码加法器，允许附加其它器件。 解
先用一片4位二进制全加器（7483（1））将两个1位余3码当作两个4位二进制数相加，和如表2－8中的C4S3S2S1S0所示，该输出值与需要的余3码输出值（2位余3码：十位是WXYZ，个位是ABCD）之间的关系如表2－8所示。
根据取值关系，可以得到如下表达式，用另一片4位全加器（7483（2））和一个非门
实现该数值转换，如图2－33所示。
W?0,X?C4,Y?4,Z?4,ABCD?S3S2S1S0?44C41
（∵ C4?0 时, ABCD?S3S2S1S0?3?S3S2S1S0?13?S3S2S1S0?1101
C4?1 时, ABCD?S3S2S1S0?3?S3S2S1S0?0011）
设A、B、C为三个互不相等的四位二进制数，试用四位二进制数比较器7485和二选一数据选择器设计一个逻辑电路，从A、B、C中选出最大的一个输出（用框图形式给出解答）。
解题思路是，用比较器比较两个数的大小，用比较结果作为数据选择器的选择信号，控制数据选择器选择较大的数据。
先比较A和B，根据比较结果，用4个2选1数据选择器从A和B中选择较大的一个输出（记作MAX(A,B)）；将MAX(A,B)再和C比较大小，并根据比较结果从中选择较大的数输出，该数就是A、B、C中的最大值，记作MAX(A,B,C)。电路框图如图2－34所示。
4个2选1D0YD1
二进制码到循环码的转换
（1）完成3位二进制码（B2B1B0）转换为典型循环码（G2G1G0）的真值表，如表2－9所示。
（2）推导G2、G1、G0的逻辑表达式。
（3）用图2－35所示的3线-8线译码器和8线-3线编码器实现3位二进制码到循环码的转换，并加以文字说明（芯片输入输出都是高电平有效）。
编码器I1I2Y2I3
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19.4.3& 全加器的逻辑设计
全加器是一个能够完成一位（二进制）数相加的部件。我们先来看一下两个二进制数的加法运算是怎样进行的。两数相加，先从低开始，把对应位上的数相加，还可能有由较低位来的进位数。因此，除第一位外，每一位上参加运算的是三个数。所以，全加器应有三个输入端，分别对应着被加数、加数和较低位来的进位数。相加的结果，得到本位的和数以及向较高位的进位数，因此，全加器有两个输出端，一个对应着本位和数，另一个对应着向较高位的进位数。于是，全加器的逻辑框图如图19-18所示。
显然，本位和数H、本位向较高位的进位数J2，都是被加数A、加数B和由较低位来的进位数J1的函数，列表如表19-10所示。由此可得H和J2的逻辑表达式的析取范式为：
H = (A'∧B'∧J1)∨(A'∧B∧J'1)∨(A∧B'∧J'1)∨(A∧B∧J1)
= (A'∧B∧J1)∨(A∧B'∧J1)∨(A∧B∧J'1)∨(A∧B∧J1)
&&&&&&&&&&& H
= (((A'∧B)∨(A∧B'))∧J'1)∨(((A'∨B)∧(A∨B')))∧J1)
&&&&&&&&&&&&& = (H1∧J'1)∨(H'1∧J1)
= (A'∧B)∨(A∧B')
= (A∧B)∨(H1∧J1)
为了用与门和非门电路构成全加器，将上式改写为
&&&&&&&&&& H1
= ((A'∧B)'∧(A∧B')')'
&&&&&&&&&& H
= ((H1∧J'1)'∧(H'1∧J1)')'
&&&&&&&&&& J2
= ((A∧B)'∧(H1∧J1)')'
低位向本位的进位数J1
本位向高位的进位数J2
实现H1的开关电路如图19-19a所示；实现H的开关电路如图19-19b所示，它和图19-19a具有相同的结构，只是输入的变量不同；实现J2的开关电路如图19-19c所示。总结全加器卡诺图的分析方法
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表5-1 半加器真值表和数SCi向高位进位 1位半加器加数AiBi被加数 图5-1
半加器框图
由真值表写逻辑表达式： ?Si?AiBi'?Ai'Bi?Ai?Bi ? C?ABiii? 画出逻辑图，如图5-2所示：（a）逻辑图
（b）逻辑符号 图5-2 半加器
（2）全加器 能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。根据求和结果给出该位的进位信号。即一位全加器有3个输入端：Ai（被加数）、Bi（加数）、Ci?1（低位向本位的进位）；2个输出端：Si（和数）、Ci（向高位的进位）。 下面给出了用基本门电路实现全加器的设计过程。 1）列出真值表，如表5-2所示。 表5-2
全加器真值表
半加器 全加器 从表5-2中看出，全加器中包含着半加器，当Ci?1?0时，不考虑低位来的进位，就是半加器。而在全加器中Ci?1是个变量，其值可为0或1。2）画出Si、Ci的卡诺图，如图5-3所示。 BiCi-1Ai0001 01 11 10 BiCi-1 Ai0001 01 11 10 01 101010
00 00 （a） Si
（b） Ci 图5-3 全加器的卡诺图 3）由卡诺图写出逻辑表达式： Si?Ai'Bi'Ci?1?Ai'BiCi?1'?AiBi'Ci?1'?AiBiCi?1 ?(Ai?Bi)Ci?1?(Ai?Bi)Ci?1'?(Ai?Bi)'Ci?1?(Ai?Bi)Ci?1'?Ai?Bi?Ci Ci?ACii-1?AiBi?BCii-1?AiBi?(Ai?Bi)Ci-1
如用代数法写表达式得： Si??m(1,2,4,7)?Ai?Bi?Ci?1 Ci??m(3,5,6,7)?AiBiCi?1'?Ai'BiCi?1?AiBiCi?1?(Ai?Bi)Ci?1?AiBi ?Si?Ai?Bi?Ci-1 ? C?AB?(A?B)C?iiiiii-1 即： 4）画出逻辑图，如图5-4（a）所示；图5-4（b）是全加器的逻辑符号。
（a）逻辑图
（b）逻辑符号 图5-4 全加器五、实验内容 1．利用异或门及与非门实现一位全加器，并验证其功能。 答：逻辑电路图如下： 2. 试用全加器实现四位二进制全减器。 3. 试用一片四位二进制全加器将一位8421BCD码转换成余3码，画出电路图，并测试其功能。 4. 试用一片3—8线译码器及四输入与非门设计一位全加器，要求电路最简，画出设计电路图，并测试其功能。5. 试用74LS86组成二个四位二进制数的比较电路，要求两数相等时其输出为“1” ，反之为“0”。 6. 试用双四选一数据选择器和与非门分别构成全加器及全减器，写出表达式，画出逻辑图，要求电路最简，并测试其功能。 六、实验报告及要求 1．在熟知实验基本原理的基础上，实验报告中要简明阐述实验原理。 2．整理实验结果、图表，并对实验结果进行分析讨论。3．组合逻辑电路的设计方法。本&&篇:《》来源于:
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