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Verilog 10进制计数器电路
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(总)基于Verilog的4位计数器源程序与testbench测试程序
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&&不​同​使​能​的位​计​数​器​源​程​序​以​及​t​e​s​t​b​e​n​c​h​测​试​程​序​,​已​经​测​试​通​过​,
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FPGA学习（46）
Verilog HDL 之 十进制加减法计数器
　　上面的一个实验我们介绍了二进制计数器, 这个实验我们介绍非二进制计数器。在非二进制计数器中我们最常用的就是十进制计数器。下面设计一个8421码十进制计数器为例
该计数器可以通过一个控制信号决定计数器时加计数还是减计数，另外，该寄存器还有一个清零输入，低电平有效。还有一个load装载数据的信号输入，用于预置数据；还有一个C的输出，用于计数器的级联。其功能表如表1.1所示。
在设计文件中输入Verilog代码
/****************************** 去抖模块
*************************************/
3 `timescale 1 ns / 1 ps
4 module qu_dou ( clk ,rst , a ,b
17 always @ ( posedge clk or negedge rst )
if ( rst == 1'b0 )
cnt &= 0 ;
if ( a==1'b1 ) begin
if ( cnt &= 32'd3000000 )
cnt &= cnt + 1'b1 ;
else begin b &= 1'b0 ;
cnt &= 0 ;
35 endmodule
1 `timescale 1 ns / 1 ps
3 module counter10 ( load ,clr ,c ,DOUT ,clk, up_down ,DIN ,seven_seg ,sysclk ,rst);
10 input up_
11 wire up_
12 input [3:0] DIN ;
13 wire [3:0] DIN ;
19 output [3:0] DOUT ;
20 output [7:0] seven_
21 wire [3:0] DOUT ;
[3:0] data_r;
24 /***************** 例化去抖模块
*************************************/
26 qu_dou qu_dou (
27 .clk (sysclk) ,
28 .rst (rst) ,
29 .a (clk),
32 /*********************************************************************/
34 assign DOUT = data_r;
35 always @ ( posedge clk_r or posedge clr or posedge load)
if ( clr == 1)
//同步清零
data_r &= 0;
else if ( load == 1) //同步预置
data_r &= DIN;
else if ( up_down ==1 & data_r == 9)
data_r &= 4'b0000;
else if ( up_down ==0 & data_r == 0)
data_r &= 9;
up_down ==1)
data_r &= data_r +1;
data_r &= data_r -1 ;
64 /*****************************数码管*********************************/
65 assign seven_seg ={1'b1,~Y_r};
66 reg [6:0] Y_r;
always @(data_r
Y_r = 7'b1111111;
case (data_r )
4'b0000: Y_r = 7'b0111111; // 0
4'b0001: Y_r = 7'b0000110; // 1
4'b0010: Y_r = 7'b1011011; // 2
4'b0011: Y_r = 7'b1001111; // 3
4'b0100: Y_r = 7'b1100110; // 4
4'b0101: Y_r = 7'b1101101; // 5
4'b0110: Y_r = 7'b1111101; // 6
4'b0111: Y_r = 7'b0000111; // 7
4'b1000: Y_r = 7'b1111111; // 8
4'b1001: Y_r = 7'b1101111; // 9
4'b1010: Y_r = 7'b1110111; // A
4'b1011: Y_r = 7'b1111100; // b
4'b1100: Y_r = 7'b0111001; // c
4'b1101: Y_r = 7'b1011110; // d
4'b1110: Y_r = 7'b1111001; // E
4'b1111: Y_r = 7'b1110001; // F
default: Y_r = 7'b0000000;
92 endmodule
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