FPGA设计开发软件ISE使用技巧之：编译与仿真设计工程
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FPGA设计开发软件ISE使用技巧之：编译与仿真设计工程
　　6.5 编译与仿真设计工程本文引用地址：
　　编写代码完成之后，一个很重要的工作就是验证代码功能的正确性，这就需要对代码进行编译与仿真。编译主要是为了检查代码是否存在语法错误，仿真主要为了验证代码实现的功能是否正确。
　　编译和仿真设计工程在整个设计中占有很重要的地位。因为代码功能不正确或代码的编写风格不好对后期的设计会有很大的影响，所以需要花很多时间在设计工程的仿真上。
　　在这一节中将通过一个具体的实例来介绍如何对编译工程代码以及如何使用自带的仿真工具 Simulator进行仿真。
　　1.编译工程代码
　　编译主要是为了检测代码是否存在语法错误。在下，源代码的编写是在HDL Editor下完成的，但在HDL Editor下没有专门用于编译代码的选项。不过在HDL Editor下完成代码的编写后，单击&保存&按钮，HDL Editor就会自动对代码进行编译。如果代码存在语法错误，就会在信息显示窗中显示出来，用户可以根据显示的提示，查找语法错误并修改。
　　如图6.17所示为在输写代码时忘记分号，保存后就会有提示信息。
　　当不存在错误时，提示信息就不会出现&Warning&。ISE下对于代码的编译功能并不是很强大，有很多错误是检测不出来的。例如在编写Verilog代码时，写case语句时漏写了end case语句，在HDL Editor下是检查不出来的。但这些错误在仿真或综合阶段是可以检测出来的，因此即使完成了编译没有错误，也一定要进行仿真，检查是否还存在其他的错误。
　　2.仿真设计工程
　　这里以一个具体的实例来介绍ISE下自带的仿真工具ISE Simulator的使用，代码参见本书实例代码。该例程的主要功能是根据拨码开关(sw)输入的值在数码管(seg_led)上显示相应的数值。
　　图6.17 编译后的出错提示
　　ISE Simulator的使用主要是借助于ISE的辅助设计工具HDL Bencher(测试激励生成器)来完成的。用户将VHDL源代码、Verilog源代码或ECS原理图等设计输入导入工程后，用户可以在图形界面下编辑测试波形，HDL Bencher可以根据用户编辑的测试波形自动生成测试激励文件，然后调用ISE中的ISE Simulator进行仿真。可见使用ISE Simulator进行仿真主要分两步。
　　(1)调用HDL Bencher，编辑测试波形，生成测试激励文件。
　　(2)调用ISE Simulator对工程文件进行功能仿真和时序仿真。
　　下面对实例做详细的介绍，具体步骤如下。
　　(1)启动HDL Bencher。
　　首先打开实例工程，选择&Project&/&New Source&，弹出新建资源的对话框，选择&Test Bench Waveform&，输入测试激励波形文件名，如图6.18所示。
　　单击&下一步&按钮为测试激励文件选择源文件，如图6.19所示，选择要测试的源代码，单击&下一步&按钮。
　　图6.18 新建测试测试激励波形文件 图6.19 为被测试的源文件对话框
　　单击&完成&按钮确认新建资源信息，HDL Bencher会自动启动。
　　(2)波形编辑。
　　HDL Bencher启动后首先出现如图6.20所示的时钟设置对话框。
　　图6.20 时钟设置对话框
　　如图6.20所示，时钟设置包括：时钟的高电平持续时间(Clock Time High)、低电平持续时间(Clock Time Low)、建立时间(Input Setup Time)和保持时间(Output Valid Delay)，系统为单时钟(Single Clock)系统、多时钟(Multiple Clocks)系统以及仿真时间和单位。这里设置的仿真时间表示仿真将持续多长时间后自动停止。
　　如果设计存在异步时序(Asynchronous Signal Support)，还要对异步时钟做相应的设置。这个设计中，只有同步时序，所以不选，与上表设置不一致之处请用户自行修改。设置完毕单击&OK&按钮后系统会自动生成时钟的波形，如图6.21所示。
　　图6.21 波形编辑界面
　　如图6.21所示，设置好时钟后，系统会自动生成时钟波形。在如图6.18所示的对话框中设置的&Initial Length of Test Bench&为1000ns，这里可以看到仿真在进行了1000ns后就自动停止了，双击&End Time&，会弹出如图6.22所示的对话框，可以对仿真时间进行修改。
　　在设置好时钟频率、时钟建立时间和保持时间后，如果要修改，选择&Test Bench&/&Rescale Timing&会弹出如图6.23所示对话框，可以对时钟设置进行修改。
　　图6.22 修改仿真时间对话框 图6.23 修改时钟设置对话框
　　这此设计中除时钟信号外，rst和sw[7:0]为输入信号，需要对rst和sw的波形进行编辑，编辑方法也比较简单，单击图中的蓝色区域就可以改变波形，根据仿真需要可任意设置波形，在这里设置仿真波形如图6.24所示。
　　图6.24 编辑波形图
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我来说两句……
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我也是啊，有没有高手在啊
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有可能是在最开始有一个选项，你要选到你的最新的modelsimwin32去，而不是网上说的一路next下去，有可能，maybe。
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本帖最后由 lmz08 于
00:07 编辑
你要编译仿真库为哪个仿真器？对ISim或Modelsim Xilinx edition已事先编译好，不需要重新编译。否则，你必须指定一个仿真器。
你是用compxlib命令行模式，还是compxlibgui模式. compxlib对支持的仿真器有一定的要求，ISE在线帮助有详细说明。ISE13.1及以后只支持Modelsim6.6d及以后的版本。
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你的系统变量是不是对啊？
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ISE编译一个FPGA工程，place & route 这一步特别慢怎么办？
最近某FPGA工程，编译的 时候，在place & route这一步总是花费相当长的时间，一个spartan3a的芯片，花了6个多小时才结束。。。
我猜是写的代码风格有问题，但是不知道如何定位这一问题到底源自哪里？ 有哪位高人能指点一下啊？
能否从ise给出的各种报告 中看出问题来？请有经验的人指教一下啊～A和X没发一个版本&&就说效率提高多少多少
实际用下来就是那回事
vivado效率是比ise高
但前提是机器给力
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嗯，奇怪的是Vivado到现在还是只支持7系的板子，应用面比较窄啊，大部分设计根本不需要用7系的板子
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请问楼主，smartguide怎么用，我现在用的是ISE14.5，是右键top文件勾上smartguide就可以了吗？在网上看了些资料都是针对以前版本支持partition写的，希望楼主指点一二。
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关注这个问题
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大有收获。
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& &现在的7系基本可以替代以前所有的型号，以后谁还用那些老型号。
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